發布時間：2024-04-15 | 
瀏覽量：1550
技術領域
本發明涉及半導體器件制造的技術領域，特別涉及一種SGT器件的工藝方法及SGT器件。
背景技術
MOSFET大致可以分為以下幾類：（1）平面型MOSFET；（2）Trench （溝槽型）MOSFET，主要用于低壓領域；（3）SGT（Shielded Gate Transistor，屏蔽柵溝槽）MOSFET，主要用于中壓和低壓領域；（4）SJ-（超結）MOSFET，主要在高壓領域應用。
其中，SGT MOSFET結構具有電荷耦合效應，在傳統溝槽型MOSFET器件PN結垂直耗盡的基礎上引入了水平耗盡，在采用同樣摻雜濃度的外延材料情況下，器件可以獲得更高的擊穿電壓。較深的溝槽深度，可以利用更多的硅體積來吸收EAS（Energy AvalancheStress，雪崩能量測試）能量，所以SGT在雪崩時更能承受雪崩擊穿和浪涌電流。在開關電源、電機控制、動力電池系統等應用領域中，SGT MOSFET配合先進封裝，大大提高了系統的效能和功率密度。
在常規工藝中，SGT的形成是在外延襯底上挖好溝槽后，先通過熱氧形成側壁氧化層，然后向溝槽填充多晶硅，將多晶硅往下蝕刻形成屏蔽柵，然后再用濕法蝕刻去除側壁的氧化層，再通過氧化生成柵氧后再填充多晶硅形成柵極，這種工藝得到的SGT電場強度的尖峰在阱區與EPI（通過外延技術生長的硅）形成的PN結與溝槽底部處。
SGT的耐壓可以用電場強度曲線延溝槽方向的積分面積來表征，積分面積越大，耐壓越高。傳統的SGT雖然引入了水平耗盡，但是電場強度的尖峰在阱區與EPI形成的PN結與溝槽底部處，電場強度分布呈“M”型，中間的部分有凹陷，使得耐壓能力受限。
發明內容
基于此，本發明的目的是提供一種SGT器件的工藝方法及SGT器件，旨在解決上述技術問題。工藝方法包括：
1、提供一N型外延襯底1，并在其上進行刻蝕，得到具有第一溝槽的N型外延襯底。第一溝槽的深度為5.5μm~6.5μm。
2、通過熱氧化的方式，在第一溝槽內壁生長第一氧化層2。在溫度為800℃~1000℃的條件下通入氧氣，生長厚度為5600?~6500?，作為后續屏蔽柵與N型外延襯底1的有效隔離。若厚度太薄，則會導致隔離效果不好，若太厚，則在后續的多晶硅填充時，中間會有空隙產生，影響SGT器件質量。
3、在具有第一氧化層的第一溝槽內填充N型摻雜的多晶硅，并采用CMP技術磨平后回刻，以在第一溝槽內形成屏蔽柵3。屏蔽柵表面與N型外延襯底表面的距離為1.3μm~1.7μm。其中，屏蔽柵可以作為水平方向耗盡的場板。
4、采用濕法刻蝕技術，將第一溝槽內壁的第一氧化層刻蝕預設深度2.5μm~3.5μm，以形成用于后續填充P型摻雜的多晶硅的第二溝槽。第二溝槽的底部位于第一溝槽深度方向上的中間區域。
5、通過熱氧化的方式，在第二溝槽內壁生長預設厚度的第二氧化層。第二氧化層即為柵氧化層，厚度為400?~600?。
6、將P型摻雜的多晶硅和N型摻雜的多晶硅依次沉積于第二溝槽內。P型摻雜的多晶硅為摻雜硼的多晶硅，硼的摻雜濃度為1017atoms/cm3~1021atoms/ cm3。N型摻雜的多晶硅沉積的厚度為1.2μm~1.4μm。P型摻雜的多晶硅4作為后續雜質的擴散源，通過其側壁的柵氧化層，即第二氧化層，擴散到旁邊的EPI（采用外延生長的硅）襯底中，即N型外延襯底1。回刻后，在上方沉積 1.2μm~1.4μm的N型摻雜的多晶硅5，形成柵極。采用CMP技術磨平。
7、阱摻雜后，在溫度為800℃~1000℃進行退火，此時，之前沉積的P型摻雜的多晶硅中的硼，會通過側壁的柵氧化層擴散到旁邊的N型外延襯底中，以此形成PN結， SGT溝槽中部區域水平方向的耗盡增強，具有高擊穿電壓的SGT器件產生。
發明效果
通過形成第二溝槽，并增強第二溝槽中部位置側面的mesa（溝槽旁邊的襯底）耗盡，在阱區與N型外延襯底形成的PN結與溝槽底部兩個位置的中間再增加一個電場強度尖峰，來提高電場強度曲線延溝槽方向的積分面積，從而達到提高SGT擊穿電壓的效果。
實施案例
第一溝槽深度（μm） | 第一氧化層生長厚度（?） | 第一氧化層生長溫度（℃） | 表面距離（μm） | 第二氧化層刻蝕深度（μm） | 第二氧化層生長厚度（?） | 硼的摻雜濃度（atoms/ cm3） | P型摻雜的多晶硅沉積厚度（μm） | 退火溫度（℃） | 擊穿電壓（V） | |
實施例1 | 5.5 | 5600 | 800 | 1.3 | 2.5 | 400 | 1017 | 1.2 | 800 | 113 |
實施例2 | 5.5 | 5600 | 800 | 1.3 | 3 | 400 | 1017 | 1.2 | 800 | 114 |
實施例3 | 5.5 | 5600 | 800 | 1.3 | 3.5 | 400 | 1017 | 1.2 | 800 | 114 |
實施例4 | 6 | 5900 | 900 | 1.5 | 3 | 500 | 1018 | 1.3 | 900 | 114 |
實施例5 | 6.5 | 6200 | 1000 | 1.7 | 3 | 600 | 1019 | 1.4 | 1000 | 114 |
實施例6 | 5.5 | 5600 | 800 | 1.3 | 3 | 400 | 1021 | 1.2 | 800 | 112 |
對比例1 | / | / | / | / | / | / | / | / | / | 110 |
對比例2 | 6.5 | 5600 | 800 | 1.3 | 2 | 400 | 1017 | 1.2 | 800 | 106 |
對比例1提供一種SGT器件，通過傳統工藝制備得到。對比例2與實施例1的區別在于，步驟4中，采用濕法刻蝕技術，將第一溝槽內壁的第一氧化層刻蝕2μm，以形成用于后續填充P型摻雜的多晶硅的第二溝槽。
經過100V的擊穿電壓測試，有結論：采用本發明實施例中的方法制備得到的SGT器件的擊穿電壓得到明顯改善，最高擊穿電壓可達114V，而對比例1和對比例2中制備得到的SGT器件的擊穿電壓僅分別為110V和106V。
具體的，第一氧化層刻蝕深度3μm時的擊穿電壓，比2.5μm時要高。而當超過3μm時，擊穿電壓無進一步改善。當小于2.5μm時，擊穿電壓下降。
在對比例1中，只將N型摻雜的多晶硅沉積于第二溝槽內，而未填充P型摻雜的多晶硅時，SGT器件的擊穿電壓比對比例1中的稍好。
另外，在實施例6中，在其它條件不變的情況下，當硼的摻雜濃度過高，SGT器件的擊穿電壓反而會下降。
